ADC 노이즈 줄이는 방법: 오버샘플링과 필터로 값 흔들림 완벽 해결

임베디드 제어 시스템이나 정밀 계측 기기를 개발할 때 센서 입력 신호의 비트 단위 요동은 연산 알고리즘 전체를 교란하는 대표적인 전단 문제입니다. 특히 연속-근사-레지스터(SAR) ADC 회로에서 하위 3~4비트가 무작위로 흔들리는 현상은 제어 루프의 미분 이득을 증폭시켜 모터 진동이나 오동작을 촉발합니다. 단순 소프트웨어 연산으로 이를 억제하려 하면 필터 지연 시간(Group Delay)이 급증하여 시스템 동특성이 붕괴하므로, 하드웨어 기준전압 안정화와 디지털 신호 처리를 아우르는 ADC 노이즈 줄이는 방법의 정밀한 트레이드오프 검증이 선행되어야 합니다.

아날로그-디지털 변환 과정에서 발생하는 오차는 외부 전원 스위칭 리플, 아날로그 접지(AGND) 루프의 공통 모드 간섭, 그리고 내부 양자화 노이즈가 복합적으로 결합되어 발생합니다. 하드웨어 전원 무결성을 확보하지 않은 상태에서 무작정 이동평균 탭 수를 늘리면 위상 지연으로 인해 폐루프 제어계가 불안정해지므로, 양자화 잡음 바닥(Noise Floor)을 낮추는 체계적인 접근이 필수적입니다.

ADC 노이즈 줄이는 방법: 양자화 잡음과 기준전압(VREF) 무결성 메커니즘

ADC의 변환 결과값은 아날로그 입력 전압($V_{IN}$)과 기준전압($V_{REF}$)의 상대적 비율인 $D = 2^N \times \frac{V_{IN}}{V_{REF}}$에 의해 결정됩니다. 따라서 $V_{REF}$ 레일에 단 1mV의 고주파 스위칭 리플이나 열 드리프트가 인입되어도 변환된 디지털 코드 전체가 직접 비례하여 흔들리게 됩니다.

특히 마이크로컨트롤러(MCU) 내부 디지털 전원 레일($V_{DD}$)을 ADC 기준전압으로 직결할 경우, 내부 코어 로직 스위칭에 따른 수십 mV의 전원 노이즈가 고스란히 유효 비트 수(ENOB)를 갉아먹게 됩니다. 이를 방어하기 위해서는 저잡음 전용 밴드갭 기준전압 IC(예: REF30xx 계열)를 배치하고, 고주파 임피던스를 차단하는 디커플링 회로망을 구축해야 합니다.

"SAR ADC의 기준전압 입력 핀(VREF)은 변환 클록 주기마다 동적 스위칭 전하를 요구합니다. 이로 인해 VREF 단자의 전압 강하가 발생하므로, 0.1uF 및 10uF 세라믹 커패시터를 최단 거리로 실장하여 고주파 루프 인덕턴스를 1nH 이하로 억제해야 유효 분해능(ENOB) 손실을 방지할 수 있습니다."
— Texas Instruments Application Report (SBAA208A): Voltage Reference Circuit for Precision SAR ADCs

TI 앱노트의 명시 기준처럼, 기준전압 핀의 기생 인덕턴스는 내부 비교기 스위칭 시 전압 드룹을 일으켜 주기적 노이즈를 형성합니다. 따라서 전원단 분리와 함께 인쇄회로기판(PCB)의 분리된 아날로그 접지 플레인 관리가 필수적입니다.

오버샘플링과 데시메이션: $4^w$ 비트 확장 원리와 백색잡음 분산

양자화 노이즈는 입력 신호의 대역폭 전반에 걸쳐 백색 가우시안 잡음(White Gaussian Noise) 형태로 균일하게 분산됩니다. 샘플링 주파수($f_s$)를 나이퀴스트 주파수($2f_{in}$)보다 훨씬 높게 설정하는 오버샘플링을 적용하면, 동일한 총 양자화 잡음 전력이 더 넓은 주파수 대역($0 \sim f_s/2$)으로 얇게 펼쳐집니다.

원하는 신호 대역 이외의 노이즈를 디지털 저역통과 필터로 잘라내고 다운샘플링(데시메이션)을 수행하면 신호 대 잡음비(SNR)를 비약적으로 개선할 수 있습니다. 추가 분해능 $w$ 비트를 획득하기 위한 오버샘플링 배수(OSR) 산출 공식은 다음과 같습니다.

위 공식에 따라 12비트 ADC를 14비트로 확장하려면 16개의 연속 샘플을 합산한 뒤 $2^2=4$로 나누어야(우측 2비트 시프트) 합니다. 단순 16회 산술평균(16으로 나누기)을 수행하면 유효 해상도 확장 없이 노이즈만 감소하지만, 누적합을 $2^w$로 스케일링하면 14비트의 확장된 동적 범위를 온전히 확보할 수 있습니다.

위 비교표에서 볼 수 있듯이 고속 제어 루프에서는 메모리 점유율이 낮고 연산이 빠른 1차 IIR 필터가 선호되는 반면, 정적 직류 정밀 계측에서는 오버샘플링 데시메이션 기법이 최선의 선택지가 됩니다.

실전 펌웨어 구현: 16배 오버샘플링과 비트연산 IIR 저역통과 필터

부동소수점 연산 장치(FPU)가 없는 저비용 마이크로컨트롤러에서도 실시간성을 보장할 수 있도록 고정소수점 비트 시프트 연산을 적용한 ADC 노이즈 필터링 드라이버 코드입니다. 12비트 원시 데이터를 14비트로 확장하는 오버샘플링 루틴과 정수형 IIR 지수 이동평균 루틴으로 구성됩니다.

#include <stdint.h>

// 12-bit ADC 샘플 16개를 14-bit 확장 분해능 데이터로 변환 (w=2, OSR=16)
uint16_t ADC_Oversample_14Bit(const uint16_t *raw_samples) {
    uint32_t accumulator = 0;
    
    // 16개 샘플 누적합 연산 (최대 4095 * 16 = 65,520 -> 16비트 오버플로 방지)
    for (uint8_t i = 0; i < 16; i++) {
        accumulator += raw_samples[i];
    }
    
    // 2^w = 2^2 = 4로 나누기 (우측 2비트 시프트) -> 최대 16,380 (14-bit 스케일)
    return (uint16_t)(accumulator >> 2);
}

// 부동소수점 없는 고속 1차 IIR 정수형 지수 필터: Y[n] = Y[n-1] + alpha * (X[n] - Y[n-1])
// alpha_shift = 3 설정 시 alpha = 1/8 (12.5% 반영)
uint16_t ADC_Apply_IIR_Filter(uint16_t current_sample, uint16_t prev_filtered, uint8_t alpha_shift) {
    int32_t diff = (int32_t)current_sample - (int32_t)prev_filtered;
    // 비트 시프트를 통한 제산 처리 (FPU 부하 0)
    int32_t step = diff >> alpha_shift;
    
    return (uint16_t)(prev_filtered + step);
}

위 코드에서 `accumulator >> 2` 처리는 추가된 2비트 해상도를 유지하면서 잡음 바닥을 억제하는 핵심 수식입니다. 또한 정수형 IIR 필터는 분기문 없이 산술 시프트만으로 구현되어 인터럽트 서비스 루틴(ISR) 내부에서도 단 수 사이클 만에 실행을 완료할 수 있습니다.

실무 엔지니어링 FAQ

공식 기술 규격 및 데이터시트 레퍼런스

• Texas Instruments: Voltage Reference Circuit for Precision SAR ADCs (SBAA208A)
• STMicroelectronics: How to optimize the ADC accuracy in STM32 MCUs (AN2834)
• IEEE Standards Association: Standard for Terminology and Test Methods for Analog-to-Digital Converters